ザ・ハイ

左から: 45 ナノメートルのマイクロプロセッサーのウェハーを持つインテルのガーニ氏、ミストリー氏、チャウ氏、ボーア氏

これを読んでいると、ここインテルの 2 つの最も先進的なファブは、コードネーム Penryn と呼ばれる最新の Core 2 マイクロプロセッサーの商業生産に向けて準備を進めており、年内にラインオフを開始する予定です。当社の最新の 45 ナノメートル CMOS プロセス技術に基づくこのチップは、より多くのトランジスタを備え、以前の 65 ナノメートルプロセス世代で製造されたマイクロプロセッサよりも高速かつ低温で動作します。コンピューティング集約型の音楽、ビデオ、ゲームアプリケーションの場合、ユーザーは現在使用している最高のチップと比べてパフォーマンスが大幅に向上することがわかります。

歓迎すべき展開ではありますが、大きなニュースではありませんよね？結局のところ、ムーアの法則によって予測されているように、チップ上のトランジスタの密度は 40 年以上にわたって定期的に 2 倍になっています。初期の Penryn チップは、4 億個以上のトランジスタを備えたデュアルコアプロセッサ、または 8 億個以上のトランジスタを備えたクアッドコアプロセッサのいずれかになります。これらのチップは、ムーアの法則の容赦ない行進における新たなチェックポイント以外の何ものでもないと思うかもしれません。

しかしそれは間違いです。ゲートスタックと呼ばれる、チップ上の極小トランジスタの主要コンポーネントを構築する方法における大きな進歩がなければ、このチップは実現できなかったでしょう。私たちが克服しなければならなかった基本的な問題は、数年前に原子が足りなくなったということでした。文字通り。

ムーアの法則の曲線を維持するには、約 24 か月ごとにトランジスタのサイズを半分にする必要があります。物理学によれば、これらのトランジスタの最小部分は 0.7 分の 1 に縮小する必要があります。しかし、トランジスタにはこれ以上縮小できないことがわかった重要な部分が 1 つあります。これは、トランジスタのゲートを、トランジスタがオンのときに電流が流れるチャネルから電気的に絶縁する二酸化シリコン (SiO2) 絶縁体の薄層です。その断熱層は世代が変わるたびに薄くなり、縮小しており、1990 年代半ば以降だけでも約 10 倍になっています。ペンリンの 2 世代前には、その絶縁体はわずか 5 原子の厚さになっていました。

単一のシリコン原子の直径は 0.26 nm であり、さらに 10 分の 1 ナノメートルも削り取ることはできませんでした。さらに重要なのは、原子 5 枚の厚さの絶縁体にはすでに問題があり、電子の雨が降り注いで電力を浪費していました。重大なイノベーションがなければ、半導体業界は恐ろしい「ショーストッパー」に遭遇する危険がありました。これは、メモリ、マイクロプロセッサ、その他のチップの性能が周期的に指数関数的に向上するムーアの法則の時代と、非常に好調な時代を終わらせる、待望の克服不可能な問題です。それと一緒に行ってしまったもの。

この最新の危機に対する解決策には、より良い電気特性を与えるために、より多くの異なる種類の原子で絶縁体を厚くすることが含まれていました。この新しい絶縁体は、過去 4 年間、先進的なチップを悩ませてきた電力を吸い取る電子の雨を止めるのに十分な機能を果たします。ムーアの法則が近い将来崩れるとしても、それはゲート絶縁が不十分なことが原因ではありません。ムーアの法則で有名なインテルの共同創設者ゴードン・ムーアは、この最新世代のチップを導入する際に行った変更を、1960年代後半以来の「トランジスタ技術における最大の変化」と呼んだ。

新しい絶縁体を見つけるのは困難でしたが、それはまだ戦いの半分にすぎませんでした。絶縁体の重要な点は、トランジスタのシリコンゲートをデバイスの残りの部分から分離することです。問題は、シリコンゲートが新しい絶縁体材料では機能しなかったことです。それらを使って作られた初期のトランジスタは、古いトランジスタよりも性能が悪かった。その答えは、シリコンゲートを金属製のゲートと交換して、さらに別の新しい材料を混合物に追加することでした。

トランジスタに使用される材料を変更することはそれほど大したことではないように思えるかもしれませんが、実際はそうでした。業界は数年前、アルミニウム相互接続から銅相互接続に切り替え、同時に相互接続の SiO2 クラッドから化学的に類似した「low-k」誘電体に切り替えたとき、大きな激変を経験しました。そして、それらの変化はトランジスタ自体とは何の関係もありませんでした。トランジスタの構成を根本的に変えるというのは、ほとんど前例のないことです。ゲートと絶縁体の組み合わせであるゲートスタックは、ムーア、アンドリュー S. グローブらが 1969 年 10 月にこの雑誌で説明して以来、大きく変わっていません。

したがって、次のマシンを起動して、ビデオコーディングを高速に処理することに驚いたときは、その内部には、これまで所有していたどのコンピュータよりも多くの新機能があることを思い出してください。

私たちと私たちの同僚がゲート絶縁問題をどのように解決したかという話は難解に見えるかもしれませんが、文字通りその通りです。しかし、これは、世界の半導体産業の決定的なパラダイムであるムーアの法則が、技術者にますます現場での苦闘を強いることを強いられている問題に膨大な知的資源と物的資源を迅速に適用することによって、しばしば気が遠くなるような困難に対してどのように維持されているかを象徴するものでもある。最近まで物理学者だけが占めていた。

結局のところ、問題は権力の問題だ。原子数 5 では、SiO2 絶縁体の細片は非常に薄かったため、絶縁特性が失われ始めていました。 2001 年に製造されたチップの世代から、電子がチップを通過し始めました。わずか 2 年後に製造されたプロセッサでは、その滴りは約 100 倍強くなりました。

その電流はすべて電力の浪費であり、不要な熱の発生源でした。ラップトップは過熱しすぎて、バッテリーの消耗が早すぎました。サーバーは所有者の電気代を押し上げ、エアコンに負担をかけていました。原子が枯渇する前から、設計者は速度を落とさずに出力を抑えるためのいくつかのトリックを考案していました。しかし、その絶縁膜を通る望ましくない電子の流れを阻止する方法がなければ、より強力なプロセッサを開発する戦いはすぐに負けてしまうでしょう。

その理由を理解するには、半導体の基礎に関する簡単なレッスン (または復習) が必要です。今日のマイクロプロセッサ、メモリ、その他のチップを構成するために何億個も連結されているタイプのトランジスタは、金属酸化膜半導体電界効果トランジスタ (MOSFET) と呼ばれます。基本的にはスイッチです。ゲートとして知られる 1 つの端子の電圧により、他の 2 つの端子、ソースとドレインの間の電流の流れがオンまたはオフになります [図の「トランジスタ」を参照]。

MOSFET には、N (n 型) MOS と P (p 型) MOS の 2 種類があります。違いは、ソース、ドレイン、ゲートの化学構造にあります。集積回路には、NMOS トランジスタと PMOS トランジスタの両方が含まれています。トランジスタは単結晶シリコンウェーハ上に形成されます。ソースとドレインは、シリコンにヒ素、リン、ホウ素などの不純物をドープすることによって構築されます。ホウ素をドーピングすると正孔と呼ばれる正電荷キャリアがシリコン結晶に追加されてシリコン結晶が p 型になり、一方、ヒ素またはリンをドーピングすると電子が追加されて n 型になります。

NMOS トランジスタを例に挙げると、浅いソース領域とドレイン領域は高濃度にドープされた n 型シリコンで作られています。それらの間には、トランジスタチャネルと呼ばれる低濃度ドープの p 型領域があり、そこに電流が流れます。チャネルの上には、通常ゲート酸化物と呼ばれる薄い SiO2 絶縁層があり、これがチップ業界の最近の技術的悩みの原因となっています。

その酸化物層の上にはゲート電極があり、部分的に規則正しいシリコン、つまり多結晶シリコンでできています。 NMOSデバイスの場合もn型です。 (1969 年の IEEE Spectrum 記事で説明されている研究では、シリコンゲートがアルミニウムゲート (「金属酸化物半導体」の金属) に取って代わりました。しかし、それにもかかわらず、「MOS」の頭字語は生き続けています。)

NMOS トランジスタは次のように動作します。ゲートに正の電圧がかかると、酸化層全体に電界が生じます。電場は正孔を反発し、電子を引き寄せて、ソースとドレインの間に電子伝導チャネルを形成します。

PMOS トランジスタは NMOS を補うものにすぎません。ソースとドレインは p 型です。チャネル、n 型。そしてゲートはp型です。逆の動作も行います。ゲートに正の電圧 (ゲートとソース間で測定) がかかると、電流の流れが遮断されます。

ロジックデバイスでは、PMOS トランジスタと NMOS トランジスタは、それらの動作が互いに補完するように配置されているため、CMOS という用語は相補型金属酸化物半導体を意味します。 CMOS 回路の配置は、トランジスタがオンまたはオフに切り替わるときにのみ電力を消費するように設計されています。とにかく、それがアイデアです。

MOS トランジスタの基本的な機能と材料は 1960 年代後半からほとんど変わっていませんが、寸法は劇的に拡大しました。トランジスタの最小レイアウト寸法は、40 年前には約 10 マイクロメートルでしたが、現在は 50 nm 未満で、200 分の 1 以上小さくなりました。1960 年代のトランジスタが 3 寝室の家と同じくらいの大きさで、それが同じだけ縮小したと仮定します。要素。今ならこの家を手のひらに乗せることができるでしょう。

私たちが最近製造を開始した Penryn プロセッサでは、ほとんどのトランジスタの機能は約 45 nm ですが、1 つは 35 nm ほど小さいものもあります。これほど小さな機能を備えた初めての商用マイクロプロセッサです。この記事を書いている時点で生産されている他のすべての最上位マイクロプロセッサには 65 nm 機能が搭載されています。言い換えれば、Penryn は 45nm 世代の最初のマイクロプロセッサです。すぐにさらに多くの人々が続くでしょう。

トランジスタのゲート上の SiO2 絶縁膜の厚さは、最先端のマイクロプロセッサでは約 100 nm から 1.2 nm まで縮小されました。厚さの減少速度は何年も安定していましたが、2003 年に生産が開始された 90 nm 世代で減速し始めました。そのとき、酸化物は 5 原子の限界に達しました。絶縁体の厚さは、90 nm から今日でも一般的な 65 nm 世代まで、それ以上縮小することはありませんでした。

ゲート酸化膜がそれ以上縮小しなかったのは、電流が漏れ始めたためです[図の「原子不足」を参照]。この漏れは量子効果から発生します。 1.2 nm では、粒子の量子的性質が大きな役割を果たし始めます。私たちは電子を古典物理学の観点から考えることに慣れており、電子をボールとして、絶縁体を高くて狭い丘として想像することを好みます。丘の高さは、電子を反対側に届けるためにどれだけのエネルギーを提供する必要があるかを表します。十分に押し込めば、案の定、丘を越えることができ、その過程で断熱材が破られる可能性があります。

しかし、丘 (酸化物層) が非常に狭く、個々の原子の厚さを数えると、電子はボールではなく波のように見えます。具体的には、特定の場所で電子が見つかる確率を定義する波です。問題は、波が実際には丘よりも広く、向こう岸や向こうまでずっと広がっていることです。つまり、酸化物のゲート側にあるはずの電子が、絶縁体によって作られたエネルギー障壁を越えずに、それを「トンネル」して、単純にチャネル側に現れる可能性があるという明確な確率があることを意味します。

1990 年代半ば、私たちインテルはおよび他の大手チップメーカーは、SiO2 ゲート絶縁体から原子を絞り続けることができなくなる日が急速に近づいていることを認識しました。そこで私たちは皆、より良い解決策を見つけるために研究プログラムを立ち上げました。目標は、SiO2 に代わるゲート誘電体材料を特定すること、また、リークを少なくしながら同時にトランジスタチャネルに十分な電流を流すトランジスタのプロトタイプを実証することでした。電子がトンネルを通過するのを防ぐのに十分な厚さでありながら、トランジスタをオンにできるようにゲートの電界をチャネルに浸透させるのに十分な透過性を備えたゲート絶縁体が必要でした。言い換えれば、材料は物理的に厚くても電気的には薄くなければなりませんでした。

このような材料の専門用語は「high-k」誘電体です。 k 、誘電率は、電場を集中させる材料の能力を指す用語です。誘電率が高いということは、同じ厚さの絶縁体でも 2 枚の導電板間の静電容量が増加し、より多くの電荷を蓄積できることを意味します。あるいは、必要に応じて、より厚い絶縁体で同じ静電容量を提供することもできます (図「High-k Way」を参照)。通常、SiO2 の k 値は約 4 ですが、空気と真空の値は約 1 です。k 値は、材料がどの程度分極できるかに関係します。電場に置かれると、誘電体の原子または分子内の電荷は場の方向に向きを変えます。これらの内部電荷は、low-k 誘電体よりも high-k 誘電体の方が応答性が高くなります。

ちなみに、2000 年に大手半導体企業は、トランジスタを相互に接続する金属ワイヤの絶縁に使用される材料を SiO2 から low-k 誘電体に変更し始めました。相互接続の場合、あるワイヤからの電界が近くの他のワイヤに感じられることは望ましくありません。ワイヤ間にコンデンサが形成され、ワイヤ上の信号に干渉したり、信号が遅くなる可能性があるためです。 Low-k 誘電体はこの問題を防ぎます。

私たちは、酸化アルミニウム (Al2 O3 )、二酸化チタン (TiO2 )、五酸化タンタル (Ta2 O5 )、二酸化ハフニウム (HfO 2 )、ケイ酸ハフニウム (HfSiO4 )、ジルコニウムなどの High-k 誘電体候補の真のアルファベットスープの研究に着手しました。酸化物（ZrO2）、ケイ酸ジルコニウム（ZrSiO4）、酸化ランタン（La2O3）。私たちは、材料の誘電率、電気的安定性、シリコンとの適合性などを特定しようとしていました。迅速に対応するために、窒化チタン電極、High-k 誘電体、シリコンゲート電極で構成されるサンドイッチ構造を構築し、単純なコンデンサ構造を実験しました。次に、充電と放電を繰り返し、静電容量と電圧の関係が各サイクルでどの程度変化するかを観察しました。

しかし、最初の 2 年間は、私たちが試した誘電体はどれもうまく機能しませんでした。私たちは、電荷がゲート電極と誘電体の界面にトラップされることを発見しました。コンデンサ内に蓄積されたこの電荷により、充放電サイクルごとに同じ量のエネルギーをコンデンサに蓄えるのに必要な電圧レベルが変化しました。トランジスタが切り替わるたびにまったく同じように動作することが必要ですが、これらのゲートスタック構造は充電されるたびに異なる動作をします。結果は非常に残念なものでしたが、最終的に私たちのチームは重要な休憩を得ることができました。

問題はテスト用コンデンサの作り方にあることが判明しました。誘電体層の作成には、反応性スパッタリングと有機金属化学気相成長という 2 つの異なる半導体製造技術のうちの 1 つを使用していました。残念ながら、両方のプロセスで生成される表面は、ほとんどの標準から見て非常に滑らかではあるものの、電荷が滞留する可能性のある隙間やポケットが残るほど凹凸があったのです。

実際には、さらに滑らかなもの、つまり原子の単層のように滑らかなものが必要でした。そこで私たちは、原子層堆積と呼ばれる技術に目を向けました。非常に新しい技術であるため、CMOS チップの製造でその技術がデビューしたのは、今年の新しい High-K チップだけです。原子層堆積では、一度に 1 層の原子を層として材料を構築できます。このプロセスでは、シリコンウェーハの表面と反応するガスを導入し、基板全体を原子の単一層でコーティングします。その後、反応する表面がなくなるため、堆積は停止します。ガスはチャンバーから排気され、堆積したばかりの原子層と化学反応する第 2 のガスと置き換えられます。これも原子を 1 層重ねて停止します。このプロセスを何度でも繰り返して、合計の厚さを単一原子の幅まで制御できる層状材料を生成できます。

この方法で堆積した、我々が研究したハフニウムおよびジルコニウムベースの高誘電率誘電体は両方とも、スパッタリングまたは化学蒸気によって形成されたものと比較して、はるかに安定した電気特性を示しました。トラップされた電荷の問題は解決されたように見えました。

2 つの候補材料が特定されたので、私たちはそれらから NMOS トランジスタと PMOS トランジスタを作り始めました。そして次の難題がやって来た。これらのトランジスタは、誘電体が異なることを除いて既存のトランジスタとほとんど同じですが、いくつかの問題がありました。まず、それらをオンにするために必要な電圧よりも多くの電圧が必要でした。いわゆるフェルミレベルピンニングです。もう 1 つは、トランジスタがオンになると、電荷の移動が遅くなり、デバイスのスイッチング速度が遅くなることです。この問題は、低い電荷キャリア移動度として知られています。

こうした問題に直面しているのは私たちだけではありません。他のほぼ全員も同様にそれらに苦労していました。ムーアの法則によって予測される次世代へのカウントダウンが進行中であるため、high-k 誘電体トランジスタのパフォーマンスが非常に低い理由を理解し、解決策を見つけることが緊急の課題となっています。実験作業と物理ベースのモデルを組み合わせて使用して、何が問題だったのかを解明し始めました。問題の原因は、最終的には、ポリシリコンゲート電極と新しい High-k 誘電体との間の相互作用にありました。

なぜそうなるのかは複雑な説明があります。誘電体層は双極子、つまり正極と負極を持つ物体で構成されています。これは、High-k 誘電体に高い誘電率を与えるまさにその側面です。これらの双極子は、ピンと張った輪ゴムのように振動し、フォノンと呼ばれる半導体の結晶格子に強い振動を引き起こします[図「バンピーライド」を参照]。これらのフォノンは通過する電子をたたき回して電子の速度を低下させ、トランジスタのスイッチング速度を低下させます。しかし、私たちや他の人たちが行った理論的研究とコンピューターシミュレーションは、解決策を示しました。シミュレーションでは、ゲート電極内の電子密度を大幅に増加させることで、チャネル電子に対する双極子振動の影響を排除できることが示されました。そのための 1 つの方法は、ポリシリコンゲートからメタルゲートに切り替えることです。金属は導体として、シリコンの数百倍の電子を詰め込むことができます。実験とさらなるコンピューターシミュレーションにより、メタルゲートが効果を発揮し、フォノンを遮断し、トランジスタのチャネルに電流をスムーズに流すことが確認されました。

さらに、high-k 誘電体と金属ゲート間の結合は、誘電体とシリコンゲート間の結合よりもはるかに優れているため、もう 1 つの問題であるフェルミレベルピンニングも金属ゲートによって解決されるでしょう。

さて、私たちのエンジニアには新たな大きな仕事が課せられました。彼らは、新しいHigh-k誘電体とうまく組み合わせることができるゲート電極に使用できる金属を見つけました。 NMOS トランジスタと PMOS トランジスタのゲートの電気的特性は異なるため、実際には 1 つの金属ではなく 2 つの金属 (NMOS 用と PMOS 用に 1 つ) が必要でした。

標準的な MOS トランジスタが NMOS および PMOS トランジスタに n 型および p 型のポリシリコンゲートを使用するのと同じように、high-k トランジスタにはポリシリコンと同様の重要な特性を持つメタルゲート電極材料が必要です。この重要なプロパティは仕事関数として知られています。この文脈において、仕事関数とは、低濃度にドープされたシリコンチャネル内の電子のエネルギーに対するゲート電極内の電子のエネルギーを指します。エネルギーの差により、トランジスタをオンにし始めるのに必要な電圧量、つまりしきい値電圧に変調できる電場が形成されます。ゲートの仕事関数を適切に選択しないと、しきい値電圧が高くなりすぎて、トランジスタが十分にオンになりにくくなります。

私たちは多くの種類の金属を分析、モデル化し、実験しましたが、その中には他の金属よりも高濃度にドープされたシリコンに近い仕事関数を持つ金属も含まれていました。しかし、それ自体では、ドープされたシリコンの仕事関数とまったく同じものは存在しないため、ニーズに合わせて金属の仕事関数を変更する方法を学ぶ必要がありました。最終的に、研究グループは、最初にそれらからコンデンサを構築し、次にトランジスタを構築することによって、NMOS 金属と PMOS 金属を特定しました。結局のところ、IC 業界は非常に競争が激しいため、金属層の正確な構成を開示することはできません。

当社は、2003 年半ばにオレゴン州ヒルズボロにあるインテルの開発工場で、最初の NMOS および PMOS high-k トランジスタとメタルゲートトランジスタを構築しました。私たちは Intel の 130 nm テクノロジーの使用を開始しました。このテクノロジーは当時約 3 年前に開発され、大量生産で使用されていました。ハフニウムベースの酸化物と金属ゲート電極を備えたこのトランジスタは、必要なものをすべて備えていました。適切な電圧でオンになり、ゲート酸化物を介してほとんど電流が漏れず、所定の電圧でチャネルに大量の電流が流れました。そしてその流れは急速に動いた。実際、一定のオフ状態電流に対して、これらの最初のトランジスタは、当時報告されていたどのトランジスタよりも多くの電流を駆動しました。

もちろん、私たちは一人ではありませんでした。そしてまだまだ未知の部分がたくさんありました。 2003 年までに、世界中の大学研究室やその他の半導体企業の研究者は、ゲート誘電体としてハフニウムベースの材料に注目しました。酸化ハフニウム、ケイ酸ハフニウム、窒素を含む酸化ハフニウムなど、さまざまな物質が熱心に研究されていました。 High-k膜の成膜方法も未定で、スパッタリング、化学気相成長、原子層成長などをグループごとに試し、最終的にこれに落ち着きました。しかし、当時の最大の不明点は、どのようなメタルゲート材料を使用するか、そしてそれをトランジスタ製造プロセスにどのように適合させるかということでした。

通常の製造方法は「ゲートファースト」と呼ばれます。名前が示すように、ゲート誘電体とゲート電極が最初に構築されます。次に、ソースとドレインのドーパントがゲートの両側のシリコンに注入されます。最後に、シリコンはアニールされて、注入プロセスによる損傷が修復されます。この手順では、ゲート電極材料がアニーリングステップで使用される高温に耐えることができる必要があります。これは多結晶シリコンでは問題になりませんが、一部の金属では大きな問題となる可能性があります。

簡単に言うと、適切な仕事関数と高温処理への耐性の両方を備えたゲート電極材料の探索は非常に難しく、行き詰まりに満ちていました。特にPMOSトランジスタの場合。

「ゲートラスト」と呼ばれる別のトランジスタプロセスシーケンスでは、ソースとドレインが形成された後にゲート電極材料を堆積することによって熱アニーリングの要件を回避します。しかし、私たちの同僚の多くは、私たちが最終的に採用したゲートラストプロセスを、あまりにも斬新で挑戦的すぎると考えていました。

一方、そのシンプルさにおいて顕著な 3 番目のアプローチが登場しました。完全シリサイド化ゲートと呼ばれるこのゲートでは、通常のゲートファーストプロセスを実行できますが、ポリシリコンゲートを金属シリサイドゲートに変えることができ、基本的にシリコン原子を 1 つおきに金属 (通常はニッケル) に置き換えることができます。次に、ニッケルシリサイドをドーピングすることで、NMOS デバイスまたは PMOS デバイスで使用できるようにその仕事関数を変更できます。しかし、2006 年後半までに、私たちを含むほぼ全員が完全にシリサイド化されたゲートのアプローチを諦めていました。誰もシリサイドの仕事関数を必要な位置に十分近づけることができませんでした。

それにもかかわらず、高温に耐え、業界標準のゲートファーストプロセスフローを可能にする適切な仕事関数を備えた材料を見つけるために、他の大手チップメーカーでも研究が続けられています。

十分に機能するトランジスタを構築した古い技術を使用していた 2003 年後半には、研究から、High-k 誘電体プラスメタルゲートトランジスタと呼ばれるトランジスタの開発に移行する時期が来ました。エンジニアは、これらの初期のトランジスタを今後の 45 nm の寸法に拡張し、かつ高度なマイクロプロセッサ技術の厳しい性能、信頼性、および製造可能性の要件を満たせるかどうかを判断する作業を開始しました。

それは簡単なことではありませんでした。研究グループのエンジニアは、有望なhigh-kおよびメタルゲート材料を特定する上で重要な手がかりを提供していましたが、NMOSトランジスタとPMOSトランジスタは、両方を製造できる製造プロセスを使用して、マイクロプロセッサ内で使用されるように1枚のウェハ上にまだ組み合わされていませんでした。。さらに、不良チップごとにどれだけの良好なチップが期待できるか (歩留まり)、そしてそれらのチップがどの程度信頼できるかについては、まだ答えられていない難しい質問がありました。

その後数か月間、チームは材料、化学薬品のレシピ、製造プロセスに変更を加え、次々と問題を解決していきました。チームが新しいトランジスタを 45 nm テクノロジーで動作させるのに十分な説得力のあるデータを持っていると感じたのは 2004 年後半になってからでした。その時点で、後戻りはできませんでした。インテルは現在、ゲートラストプロセスフローを使用して、High-k 誘電体とメタルゲートのトランジスタ構造を作成することに取り組んでいます。勇気ある電話だった。私たちのチームは、インテルのすべての次世代マイクロプロセッサーが、この 40 年間で最大のトランジスタ技術の変化に取り組んでいることを認識していました。

次の重要なマイルストーンは、新しいトランジスタの機能と組み合わせた最終的なスケール寸法を使用して、動作するテストチップを実証することでした。新しいテクノロジーをテストする従来のチップはスタティックランダムアクセスメモリ (SRAM) で、これはマイクロプロセッサと同じチップ上に配置されるタイプのメモリです。通常、マイクロプロセッサメーカーは、自社のプロセッサ設計よりも 1 年以上進んだ SRAM の設計を行っています。 SRAM は非常に規則的なメモリセルのアレイであり、各メモリセルは 6 つの高密度に配置され相互接続されたトランジスタで構成されます。 SRAM チップは、その密度と規則性により、製造プロセスで生成される欠陥の数に関する優れたデータを提供します。

新しいトランジスタを搭載した当社の最初の完全に機能するテスト用 SRAM チップは、2006 年 1 月に発売されました。それらは 10 億個を超えるトランジスタで構成される 153 メガビットの設計でした。チップ内の 6 トランジスタメモリセルの占有面積は、平方マイクロメートルの 3 分の 1 にすぎません。このテストチップには、High-k プラスメタルゲートトランジスタや 9 層の銅配線など、45 nm マイクロプロセッサの構築に必要な機能がすべて備わっていました。トランジスタと製造プロセスがいかに新しく、根本的に異なっていたかを考えると、それらすべてが非常にうまく連携していることは、開発グループの一部のエンジニアにとってさえ驚きでした。それでも、プロセスのパフォーマンス、信頼性、歩留まりをマイクロプロセッサの製造に必要なレベルに引き上げるには、開発チームにはまだ多くの課題がありました。

新しいゲートスタックは、ゲートからのリークとの戦いにおいて驚異的な効果を発揮し、リークを 10 分の 1 以上削減しました。しかし、チップメーカーが心配しなければならないトランジスタリークの原因はゲート酸化膜だけではありません。もう 1 つの重大なリークは、ソースからドレインへのリークまたはサブスレッショルドリークと呼ばれます。これは、トランジスタが「オフ」状態であることが意図されている場合でも、わずかな電流が見られます。トランジスタを小さくするということは、トランジスタをオンにするために必要な電圧、つまりしきい値電圧を着実に下げることも意味します。残念ながら、しきい値電圧を着実に下げると、より多くの電流が通過します。長年にわたり、トランジスタの新世代はそれぞれ駆動電流を約 30% 増加させ (そして性能を向上させ) ましたが、その代わりにサブスレッショルド・リークが約 3 倍増加するという代償を払うことになりました。リーク電流は、マイクロプロセッサの総電力消費量のかなりの部分を占めるほどのレベルに達しています。

業界は現在、速度の向上よりも電力効率と低リークの方が重要な時代に入っています。ただし、チャネル長を調整するか、しきい値電圧を調整することで、どちらかの優先順位が優先されるように動作するようにトランジスタを設計できます。チャネルが短いほどリークは多くなりますが、より高い駆動電流が可能になります。しきい値電圧が高くなると、リークが遮断されますが、駆動電流も抑制されます。閾値電圧の調整には、High-k 誘電体が関係します。誘電体が厚くなると、ゲートがソースとドレインの間に導電チャネルを開く能力が低下し、しきい値電圧が上昇します。誘電体層が薄いと逆の効果が生じます。以前の 65 nm トランジスタと比較して、45 nm high-k プラスメタルゲートトランジスタは、同じサブスレッショルドリークで駆動電流が 25% 増加するか、同じ駆動電流でリークが 5 倍以上減少するか、あるいはその中間の値を実現します。それらの価値観。製品ごとに選択することも、同じマイクロプロセッサチップ上の異なる回路で異なるトランジスタを使用して、性能や電力を最適化することもできます。

2007 年 1 月に、インテルは、これらの革新的な High-k プラスメタルゲートトランジスタを使用して、初めて実用的な 45 nm マイクロプロセッサを製造しました。 1 つは、4 億 1,000 万個のトランジスタを備えた Penryn デュアルコアマイクロプロセッサです。 Penryn のさまざまなバージョンは、モバイル、デスクトップ、ワークステーション、サーバーアプリケーション向けに最適化されます。この製品のクアッドコアバージョンには8億2000万個のトランジスタが搭載されます。 Penryn の数か月後には、モバイルインターネットデバイスやウルトラモバイル PC などの低電力アプリケーション向けに設計された、4,700 万個のトランジスタを備えたシングルコアマイクロプロセッサである Silverthorne が続きました。インテルでは、新しいテクノロジーを使用して 15 を超える新しいチップが開発中です。 Penryn と Silverthorne の生産は、今年後半にオレゴン州とアリゾナ州の Intel 工場で開始される予定です。来年、ニューメキシコ州とイスラエルにある他の 2 つの大量生産工場でもこのプロセスを開始する予定です。

High-k プラスメタルゲートトランジスタの発明は重要な進歩でした。このブレークスルーがなければ、45 nm 世代に必要な寸法に合わせてトランジスタを縮小し続けることもできたかもしれませんが、それらのトランジスタは以前のトランジスタよりもはるかに優れた動作をすることはなく、より多くのワットを消費していたことは間違いありません。当社は、この新しいトランジスタがさらにスケールできると確信しており、high-k プラスメタルゲート技術の改良版を使用した次世代 32 nm トランジスタの開発がすでに順調に進んでいます。このタイプのトランジスタ構造が次の 2 世代 (22 nm と 16 nm) まで拡張され続けるかどうかは、将来の問題です。また新しい素材や新しい構造が必要になるのでしょうか？

確かなことは誰も知りません。しかし、それが集積回路の研究開発を非常に刺激的なものにしているのです。

MARK T. BOHR は IEEE フェローであり、Intel のプロセスアーキテクチャと統合のディレクターです。 ROBERT S. CHAU は IEEE フェローであり、トランジスタ研究およびナノテクノロジーのディレクターです。 IEEE メンバーの TAHIR GHANI は、トランジスタ技術および統合のディレクターです。 IEEE 上級メンバーである KAIZAD MISTRY は、ロジックおよびテクノロジー開発グループでインテルの 45 ナノメートル CMOS テクノロジーの開発を管理しています。

Robert S. Chau らは、IEEE Electron Device Letters、2004 年 6 月の「High-k/Metal-Gate Stack and Its MOSFET Characteristics」で、メタルゲートの使用に至った問題について詳しく説明しています。

Intelなどは、12月10日から12日までワシントンD.C.で開催されるIEEEの2007年国際電子デバイス会議で、最新のHigh-K誘電体およびメタルゲートトランジスタの研究を発表する予定である。

これを読んでいると、問題は結局のところ、権力の問題です。 1990 年代半ば、私たちインテルは 2 つの候補材料を特定しました。今、私たちのエンジニアは新たな大きな仕事を抱えていました。もちろん、私たちは一人ではありませんでした。良好に機能するトランジスタを構築した 2007 年 1 月、

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